Projetando chips centrados em memória para futuros telescópios espaciais

Dois projetos de chips de computador propostos poderiam processar dados com eficiência em futuros telescópios espaciais enquanto procuram a Terra, como exoplanetas, de acordo com um estudo de engenharia da Universidade de Michigan que será apresentado no IEEE Space. A equipe de pesquisa avaliou seus projetos no contexto do Observatório de Mundos Habitáveis, um telescópio espacial proposto pela NASA projetado para procurar sinais de vida em planetas fora do nosso sistema solar.

O telescópio avançado orbitaria o ponto L2 Sol-Terra, na mesma região onde orbita o Telescópio Espacial James Webb, a cerca de 1, 5 milhão de quilômetros (930.000 milhas) da Terra. Este local mantém o Sol, a Terra e a Lua alinhados atrás da espaçonave, permitindo que um único escudo solar bloqueie a luz e o calor de todos os três.

Para obter imagens de exoplanetas semelhantes à Terra, os futuros telescópios espaciais terão de processar dados em tempo real, à medida que corrigem constantemente pequenas distorções ópticas para bloquear a luz das estrelas e revelar ténues planetas próximos. Para essas cargas de trabalho, o gargalo é a movimentação de dados, e não a realização de cálculos", disse Nathaniel Bleier, professor assistente de ciência da computação e engenharia na U-M e co-autor correspondente do estudo.

A equipe de pesquisa mostrou como os chips personalizados centrados na memória podem reduzir drasticamente o uso de energia, com o design mais robusto, uma arquitetura estática de memória de acesso aleatório (SRAM), reduzindo o uso de energia em até um fator de 59 em comparação.

O gargalo na movimentação de dados é como precisar dirigir 16 quilômetros até um depósito para pegar uma única caixa, retornar a um escritório para abri-la, escrever uma marca de seleção em um pedaço de papel dentro e depois dirigir de volta para pegar a próxima caixa. A abordagem de memória de alta largura de banda (HBM) dispõe 27 chips HBM horizontalmente, cada um feito de uma pilha de 16 chips de memória dinâmica de acesso aleatório (DRAM), e os conecta a um processador personalizado.

A segunda arquitetura divide os dados e o processamento em 56 “chiplets” personalizados, cada um com cerca de 2 GB de SRAM distribuída.

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